| 标题 | 基于FPGA的高速数字锁相环的设计与实现 |
| 范文 | 熊 磊 高培军 牟 丹 摘要：本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案，并详细介绍了方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机信真和硬件测试，表明该方案确实可以提高锁相环的捕获性能。 关键词：数字锁相环(DPLL)；捕获时间；FPGA；VHDL |
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